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PCB設計大講堂:板級設計中控製共模輻射EMI的主要步驟

time : 2019-09-10 09:32       作者:蜜柚app二维码安卓下载pcb

中國工程師在高頻模擬和數位混合電路板設計的過程中,非常關心EMI對電路性能的影響。EMI抑製的措施很多,但是控製EMI的主要途徑是減少輻射源的能量並且控製電路板上電壓電流產生的電磁場的大小。本文作者具有幾十年的電路板設計經驗,他對板級抑製EMI技術做了深入分析。
PCB設計大講堂:板級設計中控製共模輻射EMI的主要步驟
 
電磁幹擾(EMI)指電路板發出的雜散能量或外部進入電路板的雜散能量,它包括:傳導型(低頻)EMI、輻射型(高頻)EMI、ESD(靜電放電)或雷電引起的EMI。傳導型和輻射型EMI具有差模和共模表現形式。
 
在處理各種形式的EMI時,必須具體問題具體分析。對於ESD和雷電引起的EMI,必須利用EMI抑製器件在ESD和雷電進入係統之前予以消除,防止由此導致的係統工作異常或損壞。對傳導型或低頻EMI,不論是接收還是發送,都要在電源線上和電路板輸入/輸出口的傳輸線路上采取濾波措施。輻射型EMI的抑製有3種基本形式:電子濾波、機械屏蔽和幹擾源抑製。
 
在所有EMI形式中,輻射型EMI最難控製,因為輻射型EMI的頻率範圍為30MHz到幾個GHz,在這個頻率段上,能量的波長很短,電路板上即使非常短的布線都能成為發射天線。此外,在這個頻段電路的電感增大,可能導致噪聲增加。EMI較高時,電路容易喪失正常的功能。
 
盡管輻射型EMI的控製和屏蔽可以藉由機械屏蔽技術、電子濾波或幹擾源抑製,且電子濾波和機械屏蔽技術對EMI抑製很有效,在實踐中也很常用,但這兩種方法通常是控製輻射型EMI的第二道防線。由於需要附加器件和增加黏著時間,電子濾波技術成本較高。另外,用戶常常打開設備的屏蔽門,或取下背板以方便內部器件或PC板的維護,所以,機械屏蔽技術常常形同虛設。
 
因此,控製EMI的主要途徑是減少輻射源的能量並且控製電路板上電壓電流產生的電磁場的大小。大部份電路都黏著在電路板範圍內,因此藉由對電路板級的精心設計可以控製電感、電容、瞬態電壓和電流路徑,從而控製電磁場的大小。由於電感、電容、瞬態電壓和電流路徑等因素對EMI的影響不同,本文將集中討論板級設計中控製共模輻射EMI的主要步驟。為了更好的理解本文提出的方法,首先要說明一些關於EMI和電路功能的重要概念。
 
發射頻率帶寬
在EMI頻率範圍內,人們關心的不僅是信號的時鍾頻率,還包括信號的高階諧波。高階諧波頻率的振幅由器件輸出信號的上升時間和下降時間決定。信號的上升沿和下降沿變化得越快,信號頻率越高,EMI就越大。任何電路,如果把上升時間為5ns的器件換成上升時間為2.5ns的器件,EMI會提高約4倍。如果不考慮時鍾頻率,若電路信號的上升或下降時間窄到11ns,則將產生0到30MHz範圍內的各種諧波,因而產生很強的EMI輻射。
 
PCB寄生參數
PCB上的每一條布線及其返回路徑可以用三個基本模型來描述,即電阻、電容和電感。在EMI和阻抗控製中,電容和電感的作用很大。當兩個不同電壓的導電層由絕緣材料分隔時,兩個導電層之間就會產生電容。在電路板上,一條布線及其所有相鄰的布線或導電層之間,藉由它們之間的絕緣區域形成電容。絕緣區由導體周圍的空氣和隔離導體的FR4材料組成。
 
導線及其回路(地線或接地層)之間形成的電容數值最大。記住,Vcc電源層(如5V),對於交流信號來說與接地層等效。通常為了抑製信號電場的輻射,有必要保證布線及其回路之間電容的數值較高,當布線加寬或與回路之間的距離變近時,電容數值就會升高。
 
電感是電路板導體儲存周圍磁能的元件。磁場是由流過導體的電流產生或感生,磁能阻礙電流的變化。藉由電感的信號頻率越高,電感的阻抗就越大,因此,當輸出信號的上升和下降沿諧波頻率落在EMI輻射頻帶範圍之內時(上升時間為11ns或更快),降低PCB上導體的電感值就很重要。
 
電感的數值表示它儲存導體周圍磁場的能力,如果磁場減弱,感抗就會減小。磁場的大小部份取決於導體的截麵積(厚度和長度)。當導體變寬、變厚或變短時,磁場就會減弱,電感就會降低。
 
更重要的是,磁場的大小是由導線及其電流回路構成的閉環麵積的函數。如果把導線與其回路靠近,兩者產生的磁場就會相互抵消,這是因為二者磁場大小大致相等,極性相反。在很狹窄的空間內,信號路徑及其回路周圍的磁場大部份對消掉了,因而電感很低。
 
如何藉由控製閉環區域來改變電感,其中第一片IC與第二片IC之間連線代表PCB上的導線,雖然導線A比導線B長,但閉環區域A遠小於B,其電感也比區域B小得多。
 
阻抗
導線和回路之間的阻抗以及一對電源回路之間的阻抗,是導線及其回路或電源回路之間電感和電容的函數,阻抗Zo等於L/C的平方根。
 
從EMI控製的角度來說,希望電路的阻抗較低。當電容較大,電感較小時,隻要使導線和其回路間保持緊密藕合(緊密布局),就能滿足要求;當電容減小時,阻抗增大,電場屏蔽能力減弱,EMI增大;當電感增加時,阻抗增大,磁場屏蔽能力減弱,EMI也會增大。
 
電流路徑
每個電路都存在一個閉環回路,當電流從一個器件流入另一個器件,在導線上就會產生大小相同的回流,從而構成閉合回路。在PCB上,當信號流過導線,如果信號頻率低(最多幾百Hz),回路電流就會沿著阻抗最小的路徑,通常是最短且/或最寬的路徑,流回到發送信號的器件。一旦信號頻率超過幾百kHz(但還在低頻範圍內),回流信號就會與信號源發送的信號產生電場和磁場的藕合作用。
 
這就要求回路應會盡可能靠近始發信號路徑。在頻率較高時,當一條導線直接在接地層上布置時,即使存在更短的回路,回路電流也要直接從始發信號路徑下的布線層流回信號源。在高頻情況下,回路電流要沿著具有最小阻抗的路徑返回信號源,即電感最小和電容最大的路徑。這種靠大電容藕合抑製電場,靠小電感藕合抑製磁場來維持低電抗的方法稱為自屏蔽。根據每條導線的回路布線,就能實現自屏蔽。
 
兩種形式的EMI
在電路中,電磁能通常存在兩種形式,差模EMI和共模EMI,區別二者有助於更好地理解控製EMI的方法。
 
電路中器件輸出的電流流入一個負載時,就會產生差模EMI。電流流向負載時,會產生等值的回流。這兩個方向相反的電流,形成標淮差模信號,注意不能與差動信號相混淆。差動信號的另一組信號不是參照回路層(如電源層或地層),兩個信號相位差為180度。無論是差模還是差動工作模式,電路板隻能近似達到一個理想的自屏蔽環境,完全抵消信號通路及其回路之間的電場和磁場是不現實的,殘留的電磁場就形成了差模EMI。
 
電流流經多個導電層,如PCB上的導線組或電纜,就會產生共模輻射。典型的共模輻射回路電流流經高阻抗路徑時產生,進而產生很大的磁場。磁場以共模電流的形式將其能量藕合到導線組、電線或電纜之中,共模特性表現為這些導線組中的感生電流方向全部相同,由於這些導線沒有形成回路,所以不能產生相反方向的電磁場,向外輻射能量的大天線就是這樣形成的。更糟糕的是,流入和流出電路板及其外殼的導線、電線或電纜的屏蔽罩中也能產生共模電流。

電路板的高阻抗通常有三種情況:
1. 差模電流的回路被切斷。布線被不同的層隔斷,就迫使回路繞過這些隔斷層,從而導致電感環路開路並使電容藕合減小,進而增大電場和磁場。
2. 電源線的不恰當布局,使流向電源引腳的導線變長,也會造成阻抗增大。
3. 電源層相對接地層而言,位置不恰當,從而使PCB的結構造成高阻抗。不恰當的電源分布結構會引起嚴重的共模EMI問題。
 
控製共模EMI的關鍵,是正確處理電源電流的旁路和去藕,並藉由控製電源層的位置和電流來控製電源的走線和回路電流。
 
數位器件信號的快速上升沿會產生諧波,進而發出大量射頻能量,具備高驅動能力的輸出信號和高速周期信號尤其如此(如時鍾、地址、數據、使能信號),共模EMI幹擾源的抑製主要針對於此。抑製幹擾源的基本技術是在關鍵信號輸出端串入小阻值的電阻,通常采用22到33歐姆的電阻,稍大一些的也沒有問題。這些輸出端串聯小電阻能減慢上升/下降時間並能平滑過衝及下衝信號,從而減小輸出波形的高頻諧波的振幅,進而達到有效地抑製EMI的目的。電阻的位置應盡量靠近IC輸出引腳。
 
評估上升沿和下降沿時間對整個電路時序的影響是非常重要的,如果由於電路工作時鍾頻率很高而使得必須計入器件上升/下降沿時間對電路時序的影響,則此解決方案可能不太適合於此類應用。當高速器件應用在工作時鍾頻率較低的電路時,該方案的效果才最佳。由於目前市場上供應的IC的上升沿和下降沿都很陡,因此許多工作頻率較低的應用電路都采用高速器件,此時采用一係列阻尼電阻效果就非常理想。
 
電源布線係統中,有兩個因素對控製共模EMI起到重要的作用:電源路徑的阻抗和旁路/去藕電容的位置。
 
整個電源路徑保持低阻抗至關重要。一種方法是,在電源輸入電路板處的連接器內,將電源線和地線分組。不要在連接器的一端接電源,而在另一端接地,這會使電感回路開路,而使EMI惡化。電源和地應交替排列,先地層,然後電源層,再地層,再電源層,依此類推。
 
當多個元件的輸出同時發生高低電平變化時,就會產生很大的瞬態電壓,因而流過電源層電感的電流就很大。共模EMI的另一個主要原因就是,這些很大的瞬態電壓將電流藕合到多條銅導線之中。瞬態電壓的振幅是電流開關速度和電源層阻抗的函數,電源層阻抗越小,瞬態電壓越小,EMI也越弱。電源和地層之間的絕緣材料越薄,阻抗就越小。
 
當設計過程中采用獨立的驅動電壓(Vcc)時,要將電路板的電源層和地線層安排在相鄰位置。如果要兩個相同電壓的布線層驅動大電源電流,則在電路板上要設計兩組電源層/接地層。在這種情況下,每一組電源層和接地層都要用絕緣材料分開。如果同一組電源層和接地層之間還插入了其他信號層,則電源層阻抗就會增加,從而導致EMI增加。
 
在隻有雙麵板的布線中,電源和地層要合理地布成電源網格和接地網格。最佳的布線方法是將電源線和地線相鄰緊密布置。如果在板的上層為水平布線,則在下層要垂直布線。電源和地線緊密相鄰能實現良好的電容藕合,還可以更好地控製電感。
 
對電源線電感的控製有一定要求。印製板上的線徑至少為0.050英寸寬,在允許情況下,要盡可能寬。對於上升時間大於5ns的高速器件,保持電源層的低阻抗十分重要,這時網格技術可能就不能解決問題。當上升時間超過5ns時,就要用電源層和接地層來控製EMI。
 
旁路和去藕電容
由於導線電感及其它寄生參數的影響,電源及其供電導線響應速度慢,從而使電路中驅動器件輸出所需要的電流不足。合理地放置旁路或去藕電容,能在電源響應之前,利用電感和電容的儲能作用為器件提供電流。旁路或去藕電容的數值介於小和中等之間。
 
中等數值的電容通常在4.7uF到25uF之間,其位置在電源線和地線進入PCB處為佳。在電路板上耗電較多的器件,如處理器、微控製器等,周圍也應當放置中等數值的電容。
 
數值小的電容能為IC提供高頻電流,有時將其稱為“瞬態開關電容”。在器件輸出端高低電平跳變時,它能為器件輸出高速充電,與電源層的分布電容一起為器件提供充電電流。充電電流的頻率通常很高。
 
要獲得最佳的EMI控製效果,應在每組電源和地引腳上都黏著一個電容。如果器件的電源和地引腳相距很遠(如TTL的74係列的地和電源引腳分布在對角線上),就沒有合適的位置放置電容,因而難以將電源層的電感降低到維持低瞬時開關電壓的水平。可能的話,要盡量選用具有成對電源和接地引腳的IC。集體電路製造業界已經開始對引腳電感問題進行深入的研究,盡管很多IC廠商都忽視這個問題。
 
旁路/去藕電容的數值及物理尺寸對於確定旁路/去藕電容的工作頻率十分重要,這些參數的計算超出了本文討論的範圍,但PCB設計工程師應當深入地了解這個問題。例如,現在對大部份電路來說,采用0.1mF的電容已不能達到足夠高的開關頻率。
 
器件位置、布局和布線
器件布局一直按照功能和器件類型來對零配件進行分組,例如,對既存在模擬電路,又存在數位器件的電路板,還可將器件按工作電壓、頻率進行分組布局;對給定的產品係列或電源電壓時,可按功能對器件進行分組。
 
器件分組布局完畢後,必須根據零配件組電源電壓的差別,將電源層布置在各器件組的下方。如果有多層地,那麽就必須把數位地層緊貼數位電源層,模擬地緊貼模擬電源層,模擬地和數位地要有一個共地點。通常,電路中存在A/D或D/A器件,這些轉換器件同時由模擬和數位電源供電,因此要將轉換器放置在模擬電源和數位電源之間。
 
如果數位地和模擬地是分開的,它們將在轉換器匯合。當電路板按照器件係列和電源電壓分組時,組內信號的傳送不能跨越另外的器件組,如果信號跨過界限,就不能與其回流路徑緊密藕合,這樣會增大電路的環路麵積,從而使電感增加,電容減小,進而導致共模和差模EMI的增加。電路板設計過程中要避免出現各種隔離帶。雖然相距很近的一排通孔並不違反設計規則,但是,在電源層和地層上過多的通孔有時相當於開出一條隔離帶,要避免在該區域內布線,例如,當一個3ns的信號回路如果偏離其信號源路徑0.40英寸,則過衝/欠衝和感生串擾會大增,足以使電路工作出現異常,並同時增加差模和共模EMI。
 
本文結論
本文介紹的技術對抑製EMI輻射很重要,它們是電磁相容設計的基礎。除了上述技術,要真正掌握抑製EMI的方法,還必須全麵了解電子濾波、機械屏蔽以及其它PCB設計技術。