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如何減少高速 PCB 串擾影響

time : 2021-08-27 16:15       作者:蜜柚app二维码pcb

串擾在高速高密度的PCB設計中普遍存在,串擾對係統的影響一般都是負麵的。為減少串擾,最基本的就是讓幹擾源網絡與被幹擾網絡之間的耦合越小越好。在高密度複雜PCB設計中完全避免串擾是不可能的,但在係統設計中設計者應該在考慮不影響係統其它性能的情況下,選擇適當的方法來力求串擾的最小化。結合上麵的分析,解決串擾問題主要從以下幾個方麵考慮:

1)在布線條件允許的條件下,盡可能拉大傳輸線間的距離;或者盡可能地減少相鄰傳輸線間的平行長度(累積平行長度),最好是在不同層間走線。

2)相鄰兩層的信號層(無平麵層隔離)走線方向因該垂直,盡量避免平行走線以減少層間的串擾。

3)在確保信號時序的情況下,盡可能選擇轉換速度低的器件,使電場與磁場的變化速率變慢,從而降低串擾。

4)在設計層疊時,在滿足特征阻抗的條件下,應使布線層與參考平麵(電源或地平麵)間的介質層盡可能薄,因而加大了傳輸線與參考平麵間的耦合度,減少相鄰傳輸線的耦合。

5)由於表層隻有一個參考平麵,表層布線的電場耦合比中間層的要強,因而對串擾較敏感的信號線盡量布在內層。

6)通過端接,使傳輸線的遠端和近端終端阻抗與傳輸線匹配,可大大減小串擾的幅度。

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